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Grenoble INP
Se former tout au long de sa vie
Un seul objectif : l'évolution des compétences
Se former tout au long de sa vie

Circuits numériques VLSI :
conception avancée en VHDL pour cible FPGA/ASIC

Mis à jour le 1 décembre 2017
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Présentation

  • Ville : GRENOBLE
    Tarif : 1 200 €/ personne
    Durée : 2 jours
  • Prochaine(s) session(s) :
    • Du 07/06/2018 au 08/06/2018

Résumé

Mce02

Objectifs

• Comprendre les étapes de conception d’architectures numériques pour cible FPGA ou ASIC
• Apprendre une méthodologie de conception optimisée, de l'algorithme à l'implantation
• Acquérir un complément de compétences en conception VHDL (importance d'optimiser la réflexion sur l'architecture avant la phase de codage en VHDL d'une description synthétisable)
 

Nos atouts pédagogiques


Cette formation s’appuie sur les moyens techniques que met à disposition l’école Grenoble INP-Phelma, en particulier pour ses filières SEI « Systèmes Electroniques Intégrés » et CSI « Conception de Systèmes Intégrés »

Les intervenants sont des enseignants-chercheurs et chercheurs du
laboratoire TIMA , spécialistes reconnus dans le domaine de la conception de circuits et architectures numériques.

Les travaux pratiques se déroule sur la plateforme CIME , unique plateforme de ce type en France dédiée à la formation dans le domaine de la microélectronique.

 

Les plus de la formation


  • Alternance entre apports théoriques et applications pratiques
  • Plus de 60 % de la formation se déroule sous forme de travaux pratiques avec des études de cas sur ordinateurs équipés d'outils de CAO électronique de simulation et de synthèse au meilleur niveau et très utilisés dans l'industrie (*)
  • Le dernier jour, le travail pratique consiste à relever un défi : aboutir à la description VHDL donnant les meilleurs résultats en termes de ressources matérielles et de temps global de calcul pour une opération, à partir d'un algorithme imposé. Le résultat des différents stagiaires sera comparé à la référence donnée par l'enseignant. Le stagiaire ayant obtenu le meilleur résultat recevra une attestation spécifique.

(*) La formation s’appuie en particulier sur le simulateur ModelSim de Mentor Graphics et l'outil de synthèse sur FPGA de Xilinx  mais il est envisageable de réaliser des essais similaires dans un contexte ASIC avec un outil de synthèse de Synopsys
 
                                           

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Admission

  • Ville : GRENOBLE
  • Tarif : 1 200 €/ personne

Conditions d'admission


Personnes concernées

Cette formation s'adresse à des ingénieurs ou techniciens souhaitant implanter des applications numériques sur cible FPGA ou ASIC, à partir d'une description fonctionnelle de type algorithmique.

Pré-requis : notions de logique combinatoire et séquentielle (niveau Bac + 3 ou équivalent) et une certaine aisance avec le langage VHDL et les outils de simulation et de synthèse logique.

Le programme du stage  Circuits numériques : conception en VHDL pour cible FPGA   est un prérequis. Si vous débutez en conception VHDL, ce dernier stage est sans doute plus adapté pour vous. 

Effectif : 4 à 8 personnes

Contacts

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Programme

  • Durée des études : 2 jours

Programme


1- De l'algorithme à l'architecture puis au circuit
• Machines à états et architecture "PC/PO" : rappels
• Importance de bien définir la synchronisation entre les blocs
• Méthodologie générale pour "traduire" un algorithme en une implantation numérique optimisée, décrite au niveau RTL (transferts de registres) sans utilisation d'outils de synthèse de haut niveau (HLS)
• Compromis et optimisations entre contrôle et éléments opératifs
• Optimisations par itérations successives : étude de cas sur un multiplieur séquentiel

2- Pratique : implantations alternatives du même algorithme
• Implantation directe de l'algorithme en VHDL
• Implantation de l'algorithme en VHDL après analyse architecturale
• Comparaison des résultats après validation fonctionnelle et synthèse des deux versions
• Essais d'optimisations plus poussées par utilisation des options de synthèse (options disponibles dans les outils CAO)

3- Comment aller plus loin dans l'optimisation
• Objectifs d'optimisation : fréquence, surface, débit, consommation … compromis ou possibilité de tout optimiser simultanément ?
• Application à l'exemple traité dans la première partie (et retours sur les résultats de la première partie pratique)

4- Pratique : nouvelle implantation du même algorithme et défi
• Implantation de l'algorithme en VHDL après nouvelle analyse notamment sur les optimisations possibles en débit
• Comparaison des résultats après validation fonctionnelle et synthèse
• Défi : obtention de la meilleure implantation (après synthèse) en combinant optimisations du codage VHDL et optimisations permises par l'outil de synthèse logique

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International

  • Stage à l'étranger : Non
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Débouchés

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Rédigé par Katia Plentay

mise à jour le 1 décembre 2017

Contact et inscription

Katia Plentay
04 76 57 45 03
formation-continue.stages(a)grenoble-inp.fr

télécharger le bulletin d'inscription

Communauté Université Grenoble Alpes
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